Phần mềm Quartus 15 cho Altera FPGA
MAX10: http://download.altera.com/akdlm/software/acdsinst/15.0/145/ib_installers/max10-15.0.0.145.qdz
Một số nguyên tắc khi đặt tên tín hiệu, biến trong VHDL và Verilog
Đây là 1 chia sẻ của 1 Digital Designer có kinh nghiệm lâu năm. Những quy tắc này được khuyến khích cho cả VHDL và Verilog để đảm bảo tính nhất quán. Ta sẽ được 3 lợi ích chính sau khi áp dụng những quy tắc này: 1. Code dễ đọc và dễ hiểu hơn 2. Cải thiện tư duy khi viết code 3. Code sẽ ít bị lỗi hơn Về vấn đề đặt tên các tin hiệu, biến: Tiền tố (Prefixes): ta sẽ thêm các tiền tố sau ở trước tên tín hiệu, biến tương ứng i_ Input signal o_ Output signal r_ Register signal (has registered logic) w_ Wire signal (has no registered logic) c_ Constant g_ Generic (VHDL only) t_ User-Defined Type Tiền tố i_ và o_: Đây là phong cách quan trọng nhất mà bạn nên áp dụng! Quá nhiều kỹ sư thiết kế không cho biết tín hiệu của họ là đầu vào hay đầu ra từ một entity/mô-đun. Có thể rất khó khăn và khó chịu khi xem qua code để xác định hướng của tín hiệu. Ngoài...
Nhận xét
Đăng nhận xét