Học FPGA

Tutorial - What is a Tri-State Buffer Why are tristate buffers needed in half-duplex communication How to infer tri-state buffers in Verilog and VHDL Tri-State buffers are able to be in one of three states: Logic 0, Logic 1, and Z (high impedance). Their use allows for multiple drivers to share a common line. This makes them particularly useful in half-duplex communications. Let's first discuss the difference between half-duplex and full-duplex communications. Half Duplex vs. Full Duplex The common analogy to is to think of a two-way radio. The speaker is only able to transmit when he holds the button on the radio. When the speaker is transmitting the listener is unable to transmit. The speaker and listener must agree whose turn it is to talk. This is why you often hear, "over" in the movies, it means the speaker is done talking. This is an example of a half-duplex system. A full duplex system is one in which the speaker and listener can both speak and listen at the same ...

- Xilinx là nhà phát triển hàng đầu hiện nay trong lĩnh vực chip khả trình. Được thành lập bởi Ross Freeman, Bernie Vonderschmitt, và Jim Barnett, và có trụ sở tại thung lũng Silicon. Trụ sở chính hiện nay ở San Jose , California. Là thành viên của nhóm 100 công ty hàng đầu thế giới hiện nay do tạp chí Fortune bình chọn. - Xilinx là nhà phát triển FPGA, CPLD được sử dụng rộng rãi trong những ứng dụng truyền thông, tự động hóa, mật mã...và các lĩnh vực khác. Các sản phẩm phần cứng của Xilin gồm có các dòng CPLD: CoolRunner, các họ FPGA như Spartans, Virtex... 1. Xilinx System Generator - Xilinx System Generator (XSG) [1] [3] là công cụ phát triển hệ thống cho FPGA, cho phép thiết kế hệ thống ở dạng các khối, và hỗ trợ mô phỏng, debug, tạo code để nạp vào FPGA hoặc kết hợp vào những ứng dụng lớn hơn. Hình 1 mô tả quy trình chung cho việc thiết kế trên XSG. - XSG được xây dựng như một Blockset của Simulink trong Matlab. Do đó, XSG thừa hưởng tất cả các ưu điểm của Simuli...

  - VHDL là một ngôn ngữ mô tả phần cứng (HDL) được sử dụng để mô tả một hệ thống thiết kế logic. Được dùng trong thiết kế CPLD hoặc FPGA, phần mềm sẽ nạp chương trình vào CPLD hoặc FPGA để có được một hệ thống logic mà chúng ta đã thiết kế. - VHDL viết tắt của VHSIC Hardware Description Language. VHSIC lại là 1 từ viết tắt của Very High Speed Integrated Circuit. VHDL là ngôn ngữ mô tả phần cứng được phát triển dùng cho chương trình VHSIC (Very High Speed Intergrated Circuit) của bộ quốc phòng Mỹ. - Hầu hết câu lệnh trong VHDL xảy ra đồng thời (song song với nhau), chứ không phải là xảy ra tuần tự như C, C++.... Điều này là một khó khăn cho những người đã quen với việc lập trình phần mềm bắt đầu lập trình VHDL. Tuy nhiên, khi đã quen với cách lập trình của ngôn ngữ mô tả phần cứng, điều này sẽ rất dễ dàng. Nên các bạn cứ yên tâm :v . - Trước khi VHDL ra đời, có nhiều ngôn ngữ mô tả phần cứng được sử dụng nhưng không có một tiêu chuẩn thống nhất. Vì các ngôn ngữ mô phỏng phần cứng đ...

1. FPGA là gì??  FPGA là viết tắt của Field Programmable Gate Array, tạm dịch sang tiếng Việt là một loại vi mạch dùng cấu trúc mảng phần tử logic có thể lập trình được.  Hay có thể hiểu nôm na nó là một loại chip trắng cho phép người dùng có thể tái cấu hình lại kiến trúc theo ý người dùng để thực thi một chức năng cụ thể.   Các phần tử logic ở đây chính là các cổng logic (AND, OR, NOT, NAND, NOR...), các Look-up-table, các Flip-flop (RS, RSH, JK, D, T). Ta có thể viết code để hiện thức hoá những kết nối vật lý (với dây dẫn) giữa những phần tử này và thực hiện các chức năng mong muốn.  Như ta thấy trong hình ở đầu bài thì FPGA chính là con chip ở giữa board, còn những phần tử khác là ngoại vi được kết nối với FPGA để ta có thể dễ dàng phát triển. 2. ASIC là gì?? ASIC là viết tắt của Application Specific Integrated Circuit. ASIC về lý thuyết là giống với FPGA, trừ 1 điểm là nó được sản xuất như 1 mạch tuỳ biến. Điều đó có nghĩa là khác với FPGA thì ASIC không kh...

 Chúng ta có thể sử dụng bản Modelsim-Altera được tích hợp sẵn khi cài đặt Quartus II. Ta sẽ thiết kế 1 cổng AND bằng VHDL, viết testbench cho nó và mô phỏng. Đầu tiên ta tạo 2 file: and_gate.vhd chứa code VHDL thiết kế cổng AND và and_gate_tb.vhd chứa testbench. and_gate.vhd: 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 library ieee ; use ieee . std_logic_1164 . all ;   entity and_gate is    port (      input_1    : in   std_logic ;      input_2    : in   std_logic ;      and_result : out std_logic      ); end and_gate;   architecture rtl of and_gate is    signal and_gate : std_logic ; begin    and_gate   <= input_1 and input_2;    and_result <= and_gate; end rtl; and_gate_tb.vhd: 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 ...